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IT之家 12 月 24 日音讯，科技媒体 Wccftech 昨日（12 月 23 日）发布博文，报导称英特尔针对高性能核算（HPC）和 AI 数据中心场景，展现其在大规划芯片封装范畴的最新效果，可构建逾越传统光罩尺度 12 倍的超大芯片。
光罩极限（Reticle Limit）芯片制作中光刻机单次曝光的最大面积，打破此极限（如 12x）意味着经过拼接技能制作出比传统单颗芯片大得多的巨型芯片。
IT之家征引博文介绍，英特尔针对未来算力需求，规划展现了两种概念架构：一种集成了 4 个核算模块与 12 个 HBM 内存位点，另一种则更为急进，集成了 16 个核算模块与 24 个 HBM 位点。
这些规划显示出英特尔在抢夺 AI 和数据中心商场方面的决计，不仅在规划上逾越现有规范，更直接对标台积电的 CoWoS 处理计划（现在规划为 9.5 倍光罩尺度）。
该封装计划选用了精细的 3D 堆叠结构。底层根底晶圆（Base Die）选用 Intel 18A-PT 工艺制作，该工艺为提高逻辑密度和电源稳定性，引入了反面供电技能（Backside Power）。
传统芯片是从正面给晶体管供电，线路杂乱且搅扰信号。反面供电就像把房子的电线悉数埋在地下，给地上的房间（晶体管）腾出更多空间传输数据。
两者经过 Foveros Direct 3D 技能进行笔直互连，使用混合键合（Hybrid Bonding）完成了极小距离的高速通讯。
为处理多芯片间的通讯瓶颈，英特尔布置了下一代 EMIB-T（嵌入式多芯片互连桥接）技能。该技能引入了硅通孔（TSV），大幅度的提高了带宽并支撑更大规划的模块集成。
IT之家注：EMIB-T 相当于在芯片之间修了一座“高速立体高架桥”，不仅能水平衔接，还能经过硅通孔（TSV）进行笔直衔接。
在存储方面，该计划展现了极高的兼容性，支撑 HBM3、HBM4 甚至未来的 HBM5 规范。顶层芯片规划可包容多达 24 个 HBM 位点，或集成 48 个 LPDDR5x 控制器，这种极高的内存密度将为处理大规划 AI 模型和数据中心工作负载供给要害支撑。
该媒体解读以为，此次技能展现不单单是工程才能的秀场，更是英特尔代工服务（Intel Foundry）争夺外部客户的要害信号。尽管 18A 节点大多数都用在英特尔自家产品，但 14A 节点被清晰规划为面向第三方客户的敞开工艺。
英特尔正经过展现这种高度可扩展的封装ECO，企图证明其在制作和封装范畴的领头羊，以期在阅历了 Ponte Vecchio 等项目的波折后，凭仗 Jaguar Shores 等未来产品及代工订单重回巅峰。
